近日，在 SEMICON West 開始之前，imec 舉辦了年度國(guó)際技術(shù)論壇 (ITF)。會(huì)上，imec 總裁兼首席執(zhí)行官 Luc Van den hove 介紹了他對(duì) 20 年技術(shù)路線圖的看法，他表示，該路線圖比該行業(yè)過(guò)去幾十年取得的成就更加激進(jìn)。而imec將利用我們的核心半導(dǎo)體專業(yè)知識(shí)，通過(guò)在半導(dǎo)體技術(shù)層面、系統(tǒng)和應(yīng)用層面的共同創(chuàng)新。

Luc Van den hove首先表示，半導(dǎo)體行業(yè)長(zhǎng)期以來(lái)一直遵循傳統(tǒng)的Dennard 縮放推動(dòng)行業(yè)發(fā)展，它希望以更低的功耗和更低的成本提供更高的性能和更高的密度?！暗@個(gè)一維版本的路線圖在未來(lái)可能已經(jīng)不夠用了，”Luc Van den hove說(shuō)?！拔覀儗⒉坏貌会槍?duì)特定應(yīng)用調(diào)整我們的設(shè)備。”

傳統(tǒng)的擴(kuò)展在功率、性能、擴(kuò)展和成本方面遇到了多重障礙。而只是基于光刻的微縮也變得越來(lái)越難?！八](méi)有停止，而是變得越來(lái)越難。我們習(xí)慣于從節(jié)點(diǎn)到節(jié)點(diǎn)的單個(gè)晶體管的性能改進(jìn)一直在放緩。這就是我們必須進(jìn)行大規(guī)模并行化的原因?！盠uc Van den hove強(qiáng)調(diào)。

系統(tǒng)性能越來(lái)越受到核心處理器和內(nèi)存之間的數(shù)據(jù)路徑限制的支配，這造成了數(shù)據(jù)處理限制，尤其是在 AI 應(yīng)用程序中?！斑@就是我們所說(shuō)的記憶墻。內(nèi)存峰值帶寬無(wú)法跟上處理器峰值吞吐量，”Van den hove 接著說(shuō)。 

另一面墻是電源墻?！皩⑺泄β瘦斎胛覀兊男酒兊迷絹?lái)越難，而且從每個(gè)芯片中提取熱量也變得越來(lái)越難。因此，我們需要新的冷卻技術(shù)，”Van den hove 表示。  

成本也在爆炸式增長(zhǎng)，這是芯片未來(lái)面臨的另一堵墻，這個(gè)問(wèn)題則需要通過(guò)復(fù)雜性增加來(lái)彌補(bǔ)。 

“傳統(tǒng)的縮放顯然正在擊中許多這樣的墻，我們將不得不開發(fā)技術(shù)解決方案來(lái)真正拆除這些墻，以使摩爾定律得以延續(xù)，”Van den hove 說(shuō)。 

對(duì)于這種墻壁拆除，需要多種方法，包括尺寸縮小、新開關(guān)/晶體管的開發(fā)、第三維度的增加使用以及設(shè)計(jì)優(yōu)化的系統(tǒng)級(jí)方法。 

Imec 主持了一些關(guān)于 EUV 的最早工作，Van den hove 表示，隨著 EUV 進(jìn)入大批量制造，光刻路線圖最近經(jīng)歷了“驚人的推動(dòng)”?！斑@發(fā)生在5納米節(jié)點(diǎn)。這比最初預(yù)期的要難得多。這要花更長(zhǎng)的時(shí)間，但要感謝 ASML 和蔡司等公司的非凡奉獻(xiàn)和承諾，”他說(shuō)?！拔覀兿嘈女?dāng)前版本的 EUV 可以擴(kuò)展到2納米甚至更遠(yuǎn)的節(jié)點(diǎn)，但要超越這一點(diǎn)，我們將需要下一個(gè)版本的 EUV?！?這將需要開發(fā)更大的鏡頭和新的系統(tǒng)平臺(tái)。光學(xué)器件必須符合驚人的規(guī)格，直徑為 1 米的鏡頭，其精度將超過(guò) 20 皮米。“如果我們將其推斷為地球的大小，這意味著我們必須以人類頭發(fā)粗細(xì)的精度來(lái)打磨地球。這令人難以置信，令人難以置信，”Van den hove說(shuō)?！拔覀冾A(yù)計(jì)第一臺(tái)機(jī)器將在明年準(zhǔn)備就緒?！?/p>

High NA EUV 的引入也將在工藝方面帶來(lái)許多挑戰(zhàn)?！盀榱艘苑e極主動(dòng)的方式解決這些問(wèn)題，我們正在與 ASML 一起建立一個(gè)聯(lián)合High NA 實(shí)驗(yàn)室，該實(shí)驗(yàn)室圍繞第一臺(tái)原型機(jī)建造，將與 TEL 軌道連接，并配備最先進(jìn)的計(jì)量能力。我們這樣做是因?yàn)榧皶r(shí)引入High NA EUV 的挑戰(zhàn)將是巨大的，”Van den hove 說(shuō)。“從第一臺(tái) EUV 掃描儀到投入大批量生產(chǎn)，我們花了大約 10 年的時(shí)間。對(duì)于High NA，我們將有更少的時(shí)間，只有三年。為了避免在制造中引入這種情況，我們正在建立一個(gè)非常密集的計(jì)劃，以開發(fā)所有關(guān)鍵的支持構(gòu)建模塊，例如掩模技術(shù)和使用濕式或干式紫外線抗蝕劑的材料?！?/p>

Van den hove 描述了幾項(xiàng)針對(duì)破壞性晶體管架構(gòu)提出的創(chuàng)新，以實(shí)現(xiàn)進(jìn)一步的擴(kuò)展，包括由納米片堆疊構(gòu)成的環(huán)柵設(shè)計(jì)（gate-all-around），以及一種稱為叉片（forksheet ）器件的新晶體管概念，其中 N 和 P溝道晶體管靠得更近?！斑@種forksheet 設(shè)備，我們將其視為標(biāo)準(zhǔn)納米片概念的延伸，我們相信它將在相當(dāng)于一納米一代的情況下推出，”Van den hove 說(shuō)。他還描述了一種將 N 和 P 溝道晶體管堆疊在彼此頂部的選項(xiàng)，稱為互補(bǔ) FET (CFET) 器件。 

“很明顯，您可以在縮小單元尺寸方面實(shí)現(xiàn)另一個(gè)非常重要的步驟，但顯然是以更復(fù)雜的接觸方案來(lái)接觸源極和漏極區(qū)域?yàn)榇鷥r(jià)的。但我們相信，我們已經(jīng)找到了開發(fā)的集成方案，可以通過(guò)優(yōu)化外延工藝、圖案化工藝以及利用非常復(fù)雜的沉積工藝來(lái)實(shí)現(xiàn)接觸結(jié)構(gòu)，從而實(shí)現(xiàn)這種晶體管，”Van den hove 說(shuō)。

其他創(chuàng)新包括減少硅溝道的厚度以減少通道長(zhǎng)度。這可以通過(guò)使用新材料來(lái)實(shí)現(xiàn)，如用二維材料、原子平坦的單層（例如，鎢或鉬的硫化物或硒化物）代替硅?！拔覀冏罱故玖耸褂?300 毫米設(shè)備制造的第一批設(shè)備，”他說(shuō)。

Van den hove 表示，持續(xù)的尺寸縮放、新的晶體管架構(gòu)、新材料的引入以及創(chuàng)新的互連架構(gòu)（埋入式電源軌）相結(jié)合將是成功的秘訣。他說(shuō)：“我們相信，我們可以為未來(lái) 8 到 10 代芯片提出路線圖——以 2 到 2 年半的節(jié)奏推出——這將為我們帶來(lái)未來(lái) 20 年的路線圖。