芯片的未來，靠它了？

75年來，晶體管和集成電路（IC）的創(chuàng)新一直是電子設備規(guī)?；膭恿?。摩爾定律預測，隨著時間的推移，功能集成度會逐漸增加，這一切都建立在半導體工藝進步的基礎上。隨著功能集成需求的增加，各種協(xié)同優(yōu)化的機會將變得普遍。設計技術協(xié)同優(yōu)化（DTCO）已得到利用。最近，該行業(yè)開始實施系統(tǒng)技術協(xié)同優(yōu)化（STCO）技術，以進一步推進功能集成。

1 慶祝晶體管問世75周年

1947年，點接觸雙極晶體管的發(fā)明為世界提供了一個強大的開關來控制電流，并提升了電子產品的成本效益。數字時代的基礎是集成電路的發(fā)明，它使晶體管和其他電路元件得以小型化。

1965年，戈登·摩爾（Gordon Moore）觀察并描述了半導體行業(yè)的發(fā)展趨勢，集成電路上可以容納的晶體管數目每年增加一倍。1975年，這一比率被修訂為每兩年翻一番。“摩爾定律”為理解IC如何徹底改變數字世界提供了基礎。

半導體行業(yè)對摩爾定律的執(zhí)著，使得晶體管在發(fā)明幾十年后仍然是一項關鍵的賦能技術。這主要是因為在存在重大挑戰(zhàn)的地方，工程師和科學家看到了創(chuàng)新的機會。挑戰(zhàn)和創(chuàng)新機會基本上是一枚硬幣的兩面，這一事實已經成為半導體產業(yè)結構的一部分。

此外，半導體行業(yè)從未讓自己被摩爾定律的巨大節(jié)奏所壓倒。它始終擅長識別集成更多功能的近期和長期瓶頸，并進行解決這些瓶頸所需的創(chuàng)新。通過研究，這個反復征服下一個山頂的過程是可行的，也是值得的。這種漸進的方法一直是摩爾定律持續(xù)節(jié)奏背后的基石原則。

2 摩爾定律的焦點區(qū)域演化

數十年來，通過革命性和漸進式的創(chuàng)新，技術規(guī)?；癁楫a品帶來的好處一直持續(xù)存在。這些創(chuàng)新消除了集成功能更強大的瓶頸。

Dennard縮放定律：1974年，Robert Dennard等人撰寫了一篇開創(chuàng)性的論文，描述了晶體管縮放規(guī)則，該規(guī)則能夠同時提高性能、降低功率和持續(xù)的密度提升。Dennard工作中的原則被半導體行業(yè)采納，成為未來30年推動摩爾定律的有效路線圖，為我們提供了一條持續(xù)改進晶體管技術的可預測路徑。突破瓶頸的主要例子有：（a）創(chuàng)新的浸沒式光刻，以在光波長以下形成圖案特征，以繼續(xù)進行密度縮放，（b）用于超薄柵極氧化物和超淺結的原子級精密工程的創(chuàng)新工藝和工具，以解決低于30nm柵極長度的靜電控制瓶頸，以及（c）晶片尺寸從100mm過渡到300mm，以提高工廠產量并降低成本。

Post-Dennard縮放定律：雖然Dennard縮放定律有助于實現摩爾定律的實質性好處，但它并沒有將晶體管亞閾值和柵極泄漏納入其功耗模型。到20年代中期，晶體管閾值電壓和柵極氧化物厚度的持續(xù)降低，支持電壓縮放以降低功率，開始導致漏電流超過晶體管開關能量。此外，互連的簡單尺寸縮放導致電阻率瓶頸，這可能會限制電路性能。突破這一瓶頸需要擴展更多創(chuàng)新的重點領域，主要是三種不同的路徑，這些路徑將在未來繼續(xù)共存，以實現持續(xù)的性能改進和功率降低。

創(chuàng)新路徑1：光刻、材料和器件架構：提高光刻曝光工具的分辨率自半導體行業(yè)開始以來一直是縮放的根本驅動因素。將高NA EUV引入HVM能夠顯著提高光刻分辨率。高NA EUV光刻機是世界上最復雜的機器，新材料和設備的創(chuàng)新提突破了限制計算性能和成本的瓶頸。一些典型的例子包括（a）晶體管：應變Si（遷移率增益）、高-k/金屬柵極（柵極泄漏減少）、FinFET（改進的靜電技術實現持續(xù)的電壓縮放），以及（b）互連：使用化學機械拋光的低電阻Cu（取代Al）來支持更密集和多層互連電路，以及用于路由功率和延遲的持續(xù)縮放的Low-k。

創(chuàng)新路徑2：設計技術協(xié)同優(yōu)化：在第一條路徑的基礎上，隨著時間的推移，設計和技術專家共同努力，通過DTCO發(fā)現了超越尺寸縮放或純材料/器件創(chuàng)新優(yōu)勢的機會，同時解決了后來技術上的其他瓶頸。電子設計自動化（EDA）能力的進步釋放了快速設計原型技術，該技術如今被用于探索廣泛的技術特征。DTCO帶來了一些創(chuàng)新，如有源柵極上的接觸（COAG）以降低邏輯庫單元的高度，鰭溝隔離（FTI）以減少數字邏輯單元之間的間距，以及通過鰭去填充來降低邏輯庫的單元高度?；ミB堆棧設計、EDA放置和布線以及層填充算法的共同優(yōu)化繼續(xù)在每個技術節(jié)點上顯著提高性能。DTCO是當今維持技術規(guī)模的重要組成部分。

例如，為了繼續(xù)縮放單元高度，我們需要開發(fā)更復雜的互連方案。與簡單的幾何收縮相比，將電源線移動到晶片背面的PowerVia技術（圖1）可以實現更多的單元高度和性能縮放。另一個例子是晶體管縮放的下一個主要架構，稱為RibbonFET或Gate All-Around，如圖2。隨著向Ribbon FET的遷移，通過添加額外的納米帶來實現性能縮放。每增加一條納米帶都會提高驅動電流。

                                               圖1.Intel的背面電源傳輸方案PowerVia，它將電源線和信號線分開，并縮小了標準電池尺寸。電源線放置在晶片背面的晶體管層下方。

                                                           圖2.Intel的RibbonFET全方位柵極（GAA）晶體管架構堆疊了四個納米帶，以實現與多個鰭相同的驅動電流，但占地面積較小。

創(chuàng)新路徑3：系統(tǒng)技術協(xié)同優(yōu)化：今天，該行業(yè)在利用持續(xù)的技術擴展優(yōu)化系統(tǒng)性能方面面臨一系列新的挑戰(zhàn)和機遇。提供有效的內存帶寬和有效的功率傳輸是將技術擴展轉化為系統(tǒng)性能的關鍵挑戰(zhàn)。內核邏輯（標準單元）和高速緩存（SRAM）的額外差異縮放率，以及HPC架構對高速緩存/內核的需求，通過將大型高速緩存從最高級節(jié)點中分離出來，推動了機遇。這需要在晶片堆疊方面進行重大和可擴展的創(chuàng)新，以獲得最佳性能和總成本。

未來，半導體加工、材料和器件架構創(chuàng)新以及DTCO和STCO將繼續(xù)成為擴展技術以實現下一代加速計算機需求的重要創(chuàng)新路徑。

3   STCO的優(yōu)勢和挑戰(zhàn)

為了追求摩爾定律更大的功能集成3D-IC，STCO的第一步是優(yōu)化封裝內的硅含量。3D-IC通過在封裝中引入更多組件來實現更強大的功能。封裝的作用及其對摩爾定律縮放的貢獻正在不斷發(fā)展，并為系統(tǒng)優(yōu)化提供了全新的途徑。直到2010年，封裝的主要作用是在主板和硅之間傳輸電力和信號，并保護硅?，F在，新興的2D和3D堆疊技術為架構師和設計師提供了在緊湊封裝中集成異構技術的工具，并通過以更高的帶寬和連接密度互連多個小芯片來進一步增加每個器件的晶體管數量。摩爾預測，功能集成的重點領域將不斷發(fā)展。他1965年的論文指出，“用單獨封裝和互連的較小功能構建大型系統(tǒng)可能會更經濟。而強大功能的可用性，結合功能設計和構造，應允許大型系統(tǒng)制造商快速、經濟地設計和建造大量設備”。如今，封裝是在晶圓廠級別進行的，使用的是實際的晶圓。晶圓廠和芯片封裝之間的界限已經模糊到無法區(qū)分的地步。

隨著越來越多的功能被集成在封裝中，其中系統(tǒng)基本上被折疊到封裝中，硅的量超過了光刻掩模限制內可以構建的量。該功能必須跨多個硅組件進行拆分，采用先進的封裝技術在多個芯片之間提供低延遲、低功耗、高帶寬的互連。產量的成本優(yōu)化將最大芯片尺寸推到較低的水平，推動硅進一步分解成更小的小芯片。一旦分解，就可以選擇優(yōu)化每個小芯片的設計和硅工藝特性、成本、功能和IP模塊可用性。

STCO是一個更大級別的功能集成，其中系統(tǒng)的所有單個領域：軟件（表現為工作負載）、系統(tǒng)架構、設計工程、IP構建塊、由晶體管和互連（加上相關材料）組成的硅片制造、電壓調節(jié)、異質集成的先進封裝、測試和大批量制造都經過了共同優(yōu)化，以創(chuàng)造出能夠支持客戶創(chuàng)新和應用的產品。從本質上講，我們可以將STCO看作是在一個緊湊的封裝中組裝了許多曾經存在于整個主板上的技術。STCO從整合系統(tǒng)的全部功能開始，然后共同優(yōu)化每個組件。STCO依賴于在系統(tǒng)的各個領域（硬件和軟件）的持續(xù)進步，同時整體協(xié)同優(yōu)化。圖3是通用計算系統(tǒng)的STCO所涵蓋領域的說明。歷史規(guī)范大多跨相鄰層進行了聯(lián)合優(yōu)化，如圖4中的硅技術和基礎IP。圖4說明了器件優(yōu)化、DTCO、3DIC和STCO之間所涵蓋的領域的差異。

                                                                                                                          圖3.計算系統(tǒng)的系統(tǒng)技術協(xié)同優(yōu)化。

                                                                                        圖4.系統(tǒng)技術協(xié)同優(yōu)化的層次結構。說明了器件優(yōu)化、DTCO、3DIC和STCO之間的區(qū)別。

STCO的動機與幾十年來推動摩爾定律的動機相同：追求消除瓶頸，以較低的成本實現更高級別的集成功能。STCO從工作量分析和應用程序使用開始，以評估和優(yōu)化技術類型（例如，邏輯、存儲器、模擬、電壓調節(jié)）、設計、分解和再合成配置的組合。通過按工作負載和應用程序類型進行優(yōu)化，可以實現更高級別的性能和功能。

如前所述，摩爾定律是關于增加更大功能的集成。在STCO中，可以通過在硅技術、小芯片分解和高級封裝內的重新合成等方面提供協(xié)同優(yōu)化，以優(yōu)化工作負載和應用程序，從而解決每個功能瓶頸（例如，功率或性能）。這如圖5所示，展示了如何消除了瓶頸，以解鎖新功能。這與業(yè)界多年來關注的硅縮放非常相似，但現在應用于更廣泛的能力范圍，以提高集成功能。

                                                                                                              圖5.用于解決摩爾定律瓶頸的分解、再合成和協(xié)同優(yōu)化。

作為一個具體的例子，圖6顯示了新的系統(tǒng)設計功能，該功能由芯片到芯片鍵合間距縮放路線圖（從微凸塊開始，然后移動到混合鍵合）的實現。隨著芯片到芯片之間鍵合間距的減小，可以實現更高的連接密度（每mm2的連接數）。更高的連接密度可實現功能分解和新功能。從大于10um到小于1um范圍的鍵間距、核心邏輯到緩存功能可以被分解。這些更緊密的間距為單獨優(yōu)化的SRAM和邏輯技術節(jié)點提供了機會，并通過3D封裝重新合成，以實現更低的能量、更低的延遲和熱優(yōu)化性能。芯片到芯片的鍵距約為2um降至約0.1um實現塊級邏輯到邏輯功能的分解，為單位性能成本、功率協(xié)同優(yōu)化提供獨特的潛力。人們可以想象，一旦芯片到芯片的鍵距低于0.1um，我們可能有潛力分解晶體管前端和后端互連處理，通過并行化原本漫長的工藝流程，實現制造供應鏈優(yōu)化。

                                                                                     圖6.芯片到芯片鍵距的進步將使緩存、邏輯和新的分解方案能夠實現更高的性能和功率效率。

如果小芯片數量增加并且鍵距下降10um以下，則需要標準化的小芯片接口來生產出已知的良好芯片，以實現最大封裝產量和快速產品驗證及調試。更多功能性小芯片的緊密封裝帶來了功率傳輸、功率密度和散熱方面的挑戰(zhàn)。需要改進的EDA系統(tǒng)規(guī)劃和建模工具來迭代多種封裝技術選項，以實現最佳系統(tǒng)性能和成本平衡散熱、功率傳輸和小芯片到小芯片通信帶寬。

為了利用低于~2um芯片到芯片鍵距的細粒度分解機會的潛力，可能需要EDA工具和設計方法的進一步創(chuàng)新。今天，大多數設計方法和EDA工具方法都是針對給定的硅片進行優(yōu)化的，使用單一的同質硅技術。同時，細粒度邏輯分解需要多個過程設計工具包（PDK）之間的互操作性、測試功能插入工具的接口設計以及升級廣泛的簽準工具以同時處理多種技術。需要考慮用于理解具有顯著不同技術的多個堆疊芯片之間的膨脹工藝偏斜、電壓和溫度變化的設計方法。架構師和技術專家將有新的機會根據不同技術之間的切換活動因素、泄漏狀態(tài)或其他與系統(tǒng)相關的性能指標來分解子部分?？绻ぷ髫撦d、設計點、封裝和硅技術的潛在優(yōu)化點的跨度超過了在沒有廣泛部署開發(fā)良好的EDA工具的情況下實用的范圍，可能將會依賴于跨工程功能的人工智能和/或機器學習技術。

4 行業(yè)合作促進未來75年的創(chuàng)新

未來，先進封裝將在實現功率、性能、面積、成本、上市時間、設計靈活性和可靠性方面發(fā)揮越來越大的作用。此外，與過去的封裝轉型相比，先進封裝技術規(guī)?；念A期時間表將被壓縮。為了在創(chuàng)建2.5D封裝和3D堆疊時實現最大的靈活性，來自多個鑄造廠和供應商的小芯片應該能夠無縫組裝。為了實現這一點，業(yè)界需要采用所有小芯片設計和工藝節(jié)點使用的標準接口。此外，當前先進的2.5D和3D組裝技術沒有標準化的機械規(guī)范，例如冶金、電介質成分和表面平整度。這使得即使電氣接口是標準化的，即UCIe，也難以從不同的鑄造廠接合小芯片。行業(yè)需要繼續(xù)合作，以建立這種標準化。此外，裝配和測試（AT）工廠使用過多的載體、托盤和雜志，用于材料和搬運，導致勞動力和設備效率低下。需要研究行業(yè)標準的AT材料運輸車、設備裝載口和設備前端模塊（EFEMS），以提高工廠的效率。標準化對于縮短開放小芯片生態(tài)系統(tǒng)中新封裝技術的上市時間至關重要。

對更低功耗、更低延遲和更高互連密度的無止境需求和對更緊密的芯片間距縮放的需求推動了新型架構的實現。因此，將需要晶片組裝工具，該工具能夠以納米互連間距公差和運行速度對齊3D堆疊芯片，從而實現經濟可行的大批量制造。對于更精細的特征和更密集的互連，需要提高封裝襯底的尺寸穩(wěn)定性。傳統(tǒng)的有機封裝材料對在加工過程中引起翹曲的溫度變化很敏感，這使得在襯底制造期間使用的典型大面板上進一步縮放光刻收到限制，需要新的材料、技術和加工方法來打破這一障礙。

通過高電阻硅通孔（TSV）將功率引入3D堆疊的底部會導致效率損失。需要創(chuàng)新的電力輸送解決方案，以實現向復雜3D堆疊中的小芯片充分低寄生和高效的電力輸送。

3D堆棧中較低的邏輯芯片仍會產生熱量，需要冷卻。必須將基于布局的熱性能需求的準確、經實驗驗證的預測納入設計工程方法，以確保所有設計都能最有效利用縮放。有效的冷卻需要通過系統(tǒng)設計、封裝結構、材料和工藝集成來解決。關鍵的技術，如精確的計量、快速調試方法和故障分析技術，對成功至關重要。

功率、熱量和布線限制是3D-IC縮放的瓶頸。在我們的整個行業(yè)中，技術研發(fā)管道中有豐富的創(chuàng)新理念來應對這些挑戰(zhàn)，包括用于密度縮放的新型晶體管（CFET，2D）；節(jié)能開關（隧道FET、FeFET、自旋電子學）；以及先進的封裝技術（具有Cu和/或集成光子），允許以低連接開銷實現不同技術的異構集成，這些技術可以在封裝內獨立或共同優(yōu)化。

業(yè)界可能會重新審視用于NMOS的III-V族化合物半導體（InGaAs/InP）和用于PMOS的Ge，因為它們具有比Si更好的電子和空穴遷移率，因此能夠實現更高效的電路性能。這些材料還具有較小的帶隙，允許晶體管在低電壓下有效切換。其他創(chuàng)新可能包括隧道場效應和鐵電晶體管。這些器件的例子有可能為制造更高效的晶體管提供解決方案。同樣，基于2D過渡金屬二醇化物的晶體管提供了改善功率性能區(qū)域的潛力。隨著STCO的出現，技術從工作負載和應用程序開始進行聯(lián)合優(yōu)化，這些新技術的商業(yè)案例可能比以前更可行，盡管新技術的初始產品范圍很窄，但現在可以獲得更高的價值。

為了減少在處理單元和存儲器之間遷移數據所消耗的功率，業(yè)界需要考慮在存儲器附近進行計算或在存儲器內進行計算。該行業(yè)將需要開發(fā)新的存儲器設備，其規(guī)模足夠大，但可以被納入支持邏輯設備的集成方案中。神經形態(tài)計算是非馮·諾依曼型架構的一個例子，它有潛力利用內存和邏輯的集成。此外，實現快速、長距離數據移動的高帶寬光學互連對于持續(xù)的系統(tǒng)擴展至關重要。

最后，STCO將對未來的技術人員提出新的要求，除了特定領域的專業(yè)知識外，他們還需要跨學科的技能和知識，以便能夠在系統(tǒng)層面全面集成技術。

5總結

作為數字技術革命基石的微型晶體管已經改變了我們的社會，它開拓了新的產業(yè)，重新釋放了人類的創(chuàng)造力，促成了驚人的發(fā)明和發(fā)現，影響了我們的社會，加速了經濟繁榮。經過75年的發(fā)展，其卓越的產品和服務證明了人類天生的創(chuàng)新、創(chuàng)造力、行業(yè)協(xié)作和企業(yè)精神，這種精神使摩爾定律對不斷增長的功能性的追求保持活力。隨著半導體加工、DTCO的基礎、以及現在STCO成為摩爾定律投資組合中的增強工具，整個半導體行業(yè)將通過不斷利用彼此的獨特優(yōu)勢和寶貴創(chuàng)新而蓬勃發(fā)展。我們期待著未來75年人類更加不可思議的創(chuàng)造力！

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