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3D芯片的三種方法

最近亮相的一批高性能處理器表明，延續(xù)摩爾定律的新方向即將到來。根據(jù)約定速成的規(guī)定，每一代處理器都需要比上一代擁有更好的性能。這意味著將更多的邏輯集成到硅片上。但是這會面臨兩個問題：一個是我們縮小晶體管及其構(gòu)成的邏輯和內(nèi)存塊的能力正在放緩。另一個是芯片已經(jīng)達(dá)到了它們的尺寸極限。光刻工具只能圖案化大約 850 平方毫米的區(qū)域，這大約是頂級 Nvidia GPU 的大小。

幾年來，片上系統(tǒng)的開發(fā)人員已經(jīng)開始將他們越來越大的設(shè)計(jì)分解成更小的小芯片，并將它們在同一個封裝內(nèi)鏈接在一起，以有效增加硅面積及其他優(yōu)勢。在 CPU 中，這些鏈接大多是所謂的 2.5D，其中小芯片彼此并排設(shè)置，并使用短而密集的互連連接。由于大多數(shù)主要制造商已就 2.5D 小芯片到小芯片通信標(biāo)準(zhǔn)達(dá)成一致，這種集成的勢頭可能只會增長。

但是，要像在同一個芯片上一樣將真正大量的數(shù)據(jù)傳輸出去，您需要更短、更密集的連接，而這只能通過將一個芯片堆疊在另一個芯片上來實(shí)現(xiàn)。面對面連接兩個芯片可能意味著每平方毫米有數(shù)千個連接。

它需要大量的創(chuàng)新才能使其發(fā)揮作用。工程師必須弄清楚如何防止堆棧中一個芯片的熱量殺死另一個芯片，決定哪些功能應(yīng)該去哪里以及應(yīng)該如何制造，防止偶爾出現(xiàn)的壞小芯片導(dǎo)致大量昂貴的啞系統(tǒng)，并處理隨之而來的是一次解決所有這些問題的復(fù)雜性。

以下是三個示例，從相當(dāng)簡單到令人困惑的復(fù)雜，展示了 3D 堆疊現(xiàn)在的位置：

AMD 的 Zen 3

AMD 的 3D V-Cache 技術(shù)將一個 64 兆字節(jié)的 SRAM 緩存 [紅色] 和兩個空白結(jié)構(gòu)小芯片連接到 Zen 3 計(jì)算小芯片上。

長期以來，PC 都提供了添加更多內(nèi)存的選項(xiàng)，從而為超大型應(yīng)用程序和數(shù)據(jù)繁重的工作提供更快的速度。由于 3D 芯片堆疊，AMD 的下一代 CPU 小芯片也提供了該選項(xiàng)。當(dāng)然，這不是售后市場的附加組件，但如果您正在尋找具有更多魅力的計(jì)算機(jī)，那么訂購具有超大緩存內(nèi)存的處理器可能是您的選擇。

盡管Zen 2和新的Zen 3處理器內(nèi)核都使用相同的臺積電制造工藝制造——因此具有相同尺寸的晶體管、互連和其他一切——AMD 進(jìn)行了如此多的架構(gòu)改動，這讓他們即使沒有額外的高速緩存的前提下，Zen 3也能平均提供 19% 的性能提升。其中一個架構(gòu)瑰寶是包含一組硅通孔 (TSV)，垂直互連直接穿過大部分硅。TSV 構(gòu)建在 Zen 3 的最高級別緩存中，即稱為 L3 的 SRAM 塊，它位于計(jì)算小芯片的中間，并在其所有八個內(nèi)核之間共享。

在用于數(shù)據(jù)繁重工作負(fù)載的處理器中，Zen 3 晶圓的背面被減薄，直到 TSV 暴露出來。然后使用所謂的混合鍵合將一個 64 兆字節(jié)的 SRAM 小芯片鍵合到那些暴露的 TSV 上——這一過程類似于將銅冷焊在一起。結(jié)果是一組密集的連接可以緊密到 9 微米。最后，為了結(jié)構(gòu)穩(wěn)定性和熱傳導(dǎo)，附加空白硅芯片以覆蓋 Zen 3 CPU 芯片的其余部分。

通過將額外的內(nèi)存設(shè)置在 CPU 芯片旁邊來添加額外的內(nèi)存不是一種選擇，因?yàn)閿?shù)據(jù)需要很長時(shí)間才能到達(dá)處理器內(nèi)核?！氨M管 L3 [緩存] 大小增加了三倍，但 3D V-Cache 僅增加了四個 [時(shí)鐘] 周期的延遲——這只能通過 3D 堆疊來實(shí)現(xiàn)，” AMD 高級設(shè)計(jì)工程師 John Wuu表示。

更大的緩存在高端游戲中占有一席之地。使用臺式機(jī)銳龍 CPU 和 3D V-Cache 可將 1080p 的游戲速度平均提高 15%。它也適用于更嚴(yán)肅的工作，將困難的半導(dǎo)體設(shè)計(jì)計(jì)算的運(yùn)行時(shí)間縮短了 66%。

Wuu 指出，與縮小邏輯的能力相比，業(yè)界縮小 SRAM 的能力正在放緩。因此，您可以預(yù)期未來的 SRAM 擴(kuò)展包將繼續(xù)使用更成熟的制造工藝制造，而計(jì)算芯片則被推向摩爾定律的前沿。

Graphcore 的 Bow AI 處理器

Graphcore Bow AI 加速器使用 3D 芯片堆疊將性能提升 40%。

即使堆棧中的一個芯片上沒有單個晶體管，3D 集成也可以加快計(jì)算速度?？偛课挥谟?AI 計(jì)算機(jī)公司Graphcore僅通過在其 AI 處理器上安裝供電芯片，就大幅提高了其系統(tǒng)性能。添加供電硅意味著名為 Bow 的組合芯片可以運(yùn)行得更快（1.85 GHz 與 1.35 GHz 相比），并且電壓低于其前身。與上一代相比，這意味著計(jì)算機(jī)訓(xùn)練神經(jīng)網(wǎng)絡(luò)的速度提高了 40%，能耗降低了 16%。重要的是，用戶無需更改其軟件即可獲得這種改進(jìn)。

電源管理芯片由電容器和硅通孔組合而成。后者只是為處理器芯片提供電力和數(shù)據(jù)。真正與眾不同的是電容器。與 DRAM 中的位存儲組件一樣，這些電容器形成在硅中又深又窄的溝槽中。由于這些電荷儲存器非常靠近處理器的晶體管，因此功率傳輸變得平滑，從而使處理器內(nèi)核能夠在較低電壓下更快地運(yùn)行。如果沒有供電芯片，處理器必須將其工作電壓提高到高于其標(biāo)稱水平才能在 1.85 GHz 下工作，從而消耗更多的功率。使用電源芯片，它也可以達(dá)到該時(shí)鐘頻率并消耗更少的功率。

用于制造BoW的制造工藝是獨(dú)一無二的，但不太可能保持這種狀態(tài)。大多數(shù) 3D 堆疊是通過將一個小芯片粘合到另一個小芯片上來完成的，而其中一個仍然在晶圓上，稱為晶圓上芯片 [參見上面的“AMD 的 Zen 3”]。相反，Bow 使用了臺積電的晶圓對晶圓，其中一種類型的整個晶圓與另一種類型的整個晶圓鍵合，然后切割成芯片。Graphcore 首席技術(shù)官Simon Knowles表示，這是市場上第一款使用該技術(shù)的芯片，它使兩個裸片之間的連接密度高于使用晶圓上芯片工藝所能達(dá)到的密度。

盡管供電小芯片沒有晶體管，但它們可能會出現(xiàn)。Knowles 說，僅將這項(xiàng)技術(shù)用于供電“對我們來說只是第一步”?！霸诓痪玫膶恚鼤叩酶h(yuǎn)?！?/p>

英特爾的 Ponte Vecchio 超級計(jì)算機(jī)芯片

英特爾的 Ponte Vecchio 處理器將 47 個小芯片集成到一個處理器中。

Aurora 超級計(jì)算機(jī)旨在成為 美國 首批突破 exaflop障礙的高性能計(jì)算機(jī) (HPC)之一——每秒進(jìn)行 10 億次高精度浮點(diǎn)計(jì)算。為了讓 Aurora 達(dá)到這些高度，英特爾的 Ponte Vecchio 將 47 塊硅片上的超過 1000 億個晶體管封裝到一個處理器中。英特爾同時(shí)使用 2.5D 和 3D 技術(shù)，將 3,100 平方毫米的硅片（幾乎等于四個Nvidia A100 GPU ）壓縮成 2,330 平方毫米的占地面積。

英特爾研究員 Wilfred Gomes告訴參加IEEE 國際固態(tài)電路會議的工程師，該處理器將英特爾的 2D 和 3D 小芯片集成技術(shù)推向了極限。

每個 Ponte Vecchio 都是使用英特爾 2.5D 集成技術(shù) Co-EMIB 捆綁在一起的兩個 鏡像小芯片集。Co-EMIB 在兩個 3D 小芯片堆棧之間形成高密度互連的橋梁。橋本身是嵌入封裝有機(jī)基板中的一小塊硅。硅上的互連線的密度可以是有機(jī)襯底上的兩倍。

Co-EMIB 管芯還將高帶寬內(nèi)存和 I/O 小芯片連接到“基礎(chǔ)塊”，這是堆疊其余部分的最大小芯片。

基礎(chǔ)tile使用英特爾的 3D 堆疊技術(shù)，稱為 Foveros，在其上堆疊計(jì)算和緩存小芯片。該技術(shù)在兩個芯片之間建立了密集的芯片到芯片垂直連接陣列。這些連接可以是 36 微米，除了短銅柱和焊料微凸塊。信號和電源通過硅通孔進(jìn)入這個堆棧 ，相當(dāng)寬的垂直互連直接穿過大部分硅。

八個計(jì)算tile、四個緩存tile和八個用于從處理器散熱的空白“熱”tile都連接到基礎(chǔ)tile?；A(chǔ)本身提供緩存內(nèi)存和允許任何計(jì)算塊訪問任何內(nèi)存的網(wǎng)絡(luò)。

不用說，這一切都不容易。Gomes 說，它在良率管理、時(shí)鐘電路、熱調(diào)節(jié)和功率傳輸方面進(jìn)行了創(chuàng)新。例如，英特爾工程師選擇為處理器提供高于正常電壓（1.8 伏）的電壓，以便電流足夠低以簡化封裝?；A(chǔ)塊中的電路將電壓降低到接近 0.7 V 以用于計(jì)算塊，并且每個計(jì)算塊必須在基礎(chǔ)塊中有自己的電源域。這種能力的關(guān)鍵是新型高效電感器，稱為同軸磁性集成電感器。因?yàn)檫@些都內(nèi)置在封裝基板中，所以在向計(jì)算塊提供電壓之前，電路實(shí)際上在基礎(chǔ)塊和封裝之間來回蜿蜒。

Gomes 說，從 2008 年的第一臺 petaflop 超級計(jì)算機(jī)到今年的 exaflops機(jī)器， 用了整整 14 年。Gomes 告訴工程師，但高級封裝（如 3D 堆疊）是可以幫助將下一個千倍計(jì)算改進(jìn)縮短到僅六年的技術(shù)之一。

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