芯片制造商在前沿面臨越來越多的挑戰(zhàn)和權(quán)衡，其中工藝微縮的成本已經(jīng)過高并且還在上升。雖然理論上可以將數(shù)字邏輯擴(kuò)展到 10 埃 (1nm) 及以下，但在這些節(jié)點(diǎn)上開發(fā)平面 SoC 的可能性似乎越來越小。

在過去幾十年里一直聽到有關(guān)摩爾定律消亡的預(yù)測的行業(yè)中，這并不令人震驚。然而，令人驚訝的是，經(jīng)過市場驗(yàn)證的替代品數(shù)量令人眼花繚亂，而且還在不斷增長。該列表中包括各種類型的高級封裝，其中一些已經(jīng)在使用中，以及大量新材料、新穎的互連方案以及增加現(xiàn)有工藝節(jié)點(diǎn)密度的不同方法。因此，即使幾乎所有的設(shè)計或制造障礙都可以通過足夠的時間、努力和投資來克服，但在大多數(shù)情況下，有多種方法可以通過提高性能、降低功耗以及在某些情況下以更低的功耗來實(shí)現(xiàn)相同的目標(biāo)成本。

“我們最近看到的趨勢是，能夠?qū)⒆钕冗M(jìn)規(guī)模技術(shù)的價值貨幣化的公司越來越少，” Lam Research計算產(chǎn)品副總裁 David Fried 說. “5nm 的客戶比 7nm 的客戶少，7nm 的客戶比 10nm 的客戶少，因?yàn)槟軌驈拈_發(fā)這些新產(chǎn)品所需的大量資本投資中獲取價值的公司數(shù)量較少。你會看到這種趨勢繼續(xù)下去。如果你不能在財務(wù)上利用微縮的價值，無論是功率、性能、面積還是產(chǎn)量，那么你不應(yīng)該擴(kuò)展。這個決定必須在產(chǎn)品層面做出。某些產(chǎn)品將由其所有者分析固定成本和經(jīng)常性成本，所有者將決定如果您停留在 7 納米而不跳到 5 納米，業(yè)務(wù)方面會更好地工作。你會看到很多公司都會做出這樣的決定?！?/p>

圖 1：摩爾定律及其實(shí)際應(yīng)用。資料來源：Max Roser，Hannah Ritchie，CC BY 4.0 ，來自Wikimedia Commons/Wikipedia

雖然一些設(shè)備和市場將支持?jǐn)U展的持續(xù)經(jīng)濟(jì)性，但目前尚不清楚在單個 SoC 中與高級封裝相比將完成多少。

“公司對他們想要使用最先進(jìn)技術(shù)制造的產(chǎn)品非常挑剔，”Fried說。“他們正在使用最先進(jìn)的技術(shù)制造產(chǎn)品中以密度為中心的部分，這完全是一種功能集成。即使他們沒有通過訪問那些高級節(jié)點(diǎn)來獲得直線數(shù)據(jù)流性能，他們也會在相同的足跡中獲得更多的數(shù)據(jù)流和數(shù)據(jù)路徑。很明顯，他們進(jìn)行了計算，表明他們可以在產(chǎn)品層面獲利是一個優(yōu)勢?！?/p>

但是，每個自定義配置都有其獨(dú)特的權(quán)衡。對于平面縮放，這些權(quán)衡是有限的，因?yàn)樗鼈兪怯芍圃旃に囈?guī)則定義的。展望未來，需要在如何封裝和使用芯片的背景下考慮權(quán)衡。因此，一個設(shè)備可能包括在不同工藝節(jié)點(diǎn)上開發(fā)的不同芯片或小芯片，這些可能會因最終應(yīng)用和用例以及正在處理的數(shù)據(jù)類型而有很大差異。在 AI/ML 的情況下，它可能會因所需的準(zhǔn)確度或精度水平而異。

更糟糕的是，還需要根據(jù)可變性以及封裝或系統(tǒng)中其他組件的上下文來理解設(shè)備。噪聲會影響相鄰芯片中的信號完整性。機(jī)械應(yīng)力會導(dǎo)致翹曲并影響各種類型的互連。清潔、拋光、剝離和蝕刻留下的納米級顆粒會破壞系統(tǒng)的功能。組件的可用性、EDA 工具的差距和人才短缺也是如此。

隨著選項(xiàng)數(shù)量的增加以及芯片制造商針對不同終端市場客戶的需求，選擇變得更加混亂。例如，在汽車領(lǐng)域，有多種可能的架構(gòu)來處理安全關(guān)鍵數(shù)據(jù)，不同的汽車制造商通常采用獨(dú)特的方法來優(yōu)化各種功能。同樣，云數(shù)據(jù)中心已經(jīng)開發(fā)并繼續(xù)完善針對其特定需求和數(shù)據(jù)類型而設(shè)計的芯片架構(gòu)。在其他市場中，軟件功能越來越多地與專門為這些功能開發(fā)的硬件相匹配，無論這些功能是集成到單個芯片中，還是因?yàn)槌^標(biāo)線限制而被拼接在一起的多個芯片，或者是在一個封裝內(nèi)集成多個不同的芯片或小芯片。

“某些技術(shù)對某些解決方案或某些問題有好處，但它們不會對所有事情都有好處，”imec 高級研究員 Eric Beyne 說?！耙虼藢τ谏热牒蜕瘸鲆约皩訅合到y(tǒng)級封裝，確實(shí)有一整套有用的技術(shù)。但這取決于您要解決的問題。如果您考慮手機(jī)中的 RF 模塊，它們實(shí)際上是一個封裝中 50 個組件的集合。但這些是連接相對較少的組件。你不能為 AI 內(nèi)存邏輯分區(qū)做同樣的互連密度?！?/p>

圖 2：3D 互連預(yù)測。

資料來源：imec

在這種情況下，縮放只是前沿設(shè)計中的眾多因素之一，甚至同一封裝內(nèi)的數(shù)字邏輯也可能在不同節(jié)點(diǎn)上開發(fā)，這取決于各種類型的數(shù)據(jù)對最終用戶的重要性。例如，越來越多地包含在設(shè)備中的 AI 處理（或機(jī)器學(xué)習(xí)或深度學(xué)習(xí)）數(shù)據(jù)使用與 CPU 或 MCU 中的傳統(tǒng)處理元素截然不同的架構(gòu)。

AI芯片中結(jié)果的準(zhǔn)確性和及時性取決于數(shù)據(jù)在本地存儲器之間來回移動的速度、不同處理元素的性能和數(shù)據(jù)量——質(zhì)量越多越好——以及這些芯片是否被用于數(shù)據(jù)中心或邊緣設(shè)備。它可能需要進(jìn)一步改進(jìn)以啟用并行或異步處理，或兩者兼而有之。但是，雖然這對 AI 芯片很有效，但對于設(shè)備內(nèi)其他類型的數(shù)據(jù)或功能來說，它絕對不是一種節(jié)能方法。

雖然一度被視為半導(dǎo)體進(jìn)步的基準(zhǔn)，摩爾定律本身正在分裂。技術(shù)縮放可但以繼續(xù)，但平面縮放的經(jīng)濟(jì)性變得難以證明是合理的。在 3nm 工藝上獲得足夠的良率將是一項(xiàng)挑戰(zhàn)，僅僅能夠在越來越密集的晶體管海洋中提供電力可能需要背面供電，這反過來將改變晶圓廠和芯片在晶圓廠中的處理方式。

盡管如此，仍然沒有單一的技術(shù)阻礙持續(xù)擴(kuò)展。JCET首席技術(shù)官 Choon Lee 表示：“易碎的低 k 介電層一直是較新節(jié)點(diǎn)的一個問題?！暗词沟?5nm 也沒有重大工藝問題。雖然晶圓鋸切可能是一項(xiàng)關(guān)鍵工藝，但如今激光開槽工藝和參數(shù)已明確定義?！?/p>

真正的限制因素是成本，這促使芯片制造商尋找替代方案，例如在高級封裝中混合多個小芯片，并從每個節(jié)點(diǎn)中獲得更多收益。這為過去討論過的技術(shù)打開了大門，但當(dāng)擴(kuò)展被認(rèn)為是最好的前進(jìn)道路時，這些技術(shù)從未被廣泛采用。

使用多束電子束光刻在掩模上打印曲線形狀的能力就是這樣一種技術(shù)。與打印畸形多邊形或方孔相比，可以打印的設(shè)備形狀要準(zhǔn)確得多。這反過來又允許在現(xiàn)有節(jié)點(diǎn)上實(shí)現(xiàn)更大的密度。

“有了 EUV 光刻，事情變得容易多了，” D2S首席執(zhí)行官 Aki Fujimura 說?！笆褂?EUV 比使用 193i 更容易打印出要求您打印的形狀。所有領(lǐng)先的晶圓廠都處于“2nm節(jié)點(diǎn)”開發(fā)的研發(fā)階段。ASML 的路線圖有下一代 EUV 技術(shù)，稱為“High NA”，使用 0.55 的數(shù)值孔徑而不是今天的 0.33 來提高分辨率。但即使使用 EUV，超過 2nm 也將是一個挑戰(zhàn)。只是沒有足夠的光子，而且存在隨機(jī)效應(yīng)。在這些方面，它真的開始變得重要了。”

實(shí)際上，這是縮小各種組件（例如晶體管和存儲器）之間“white space”的一種方式，因?yàn)榭梢愿鼫?zhǔn)確地打印形狀并使其更緊密地結(jié)合在一起。

“即使我們有一個純粹的‘曼哈頓’設(shè)計——所以布局設(shè)計師從頭到尾繪制這兩個矩形，無論最小設(shè)計規(guī)則是什么，即使在晶圓上使用精細(xì)的OPC來控制光刻線和回拉”，Siemens EDA產(chǎn)品開發(fā)高級總監(jiān) John Sturtevant 說：“新的是，有了這些多光束掩模寫入器，我們可以更積極地進(jìn)行 OPC 校正。而且我們可以利用這樣一個事實(shí)，如果我們知道我們將有一個彎曲的線性掩模，我們可以變得非常激進(jìn)，并以一種掩模作者會因?yàn)闆]有足夠的成本效益權(quán)衡而受到懲罰的方式利用這種曲率?！?/p>

最重要的是，縮放開始走向垂直，因此不再以平方毫米為單位測量芯片，而是越來越多地以立方毫米為單位進(jìn)行測量。這增加了整個供應(yīng)鏈的全新復(fù)雜性，從設(shè)計工具到機(jī)械應(yīng)力和各種粘合技術(shù)。這也使得檢查和測量從材料沉積和蝕刻到新材料的所有內(nèi)容變得更具挑戰(zhàn)性，并解釋過去從未被視為問題的運(yùn)動。

Brewer Science首席開發(fā)官 Kim Arnold 表示：“我們在quasi-zero die轉(zhuǎn)移方面有一個非?；钴S的計劃。. “您希望能夠放置die并讓它們在成型后移動不到一微米。對于芯片來說，這是他們從die-attach film獲得的根本區(qū)別。因此，如果您放置一些die-attach film，它們可能會移動很多。我們已經(jīng)展示了post-mold移動的結(jié)果小于一微米。您放下材料，放置芯片，構(gòu)建 RDL 結(jié)構(gòu)，然后進(jìn)行成型。模前你看不出有什么不同，但模后你會看到。那是環(huán)氧樹脂模塑料進(jìn)入頂部，增加了壓力并移動了東西。但是，該行業(yè)準(zhǔn)備好替代環(huán)氧模塑料了嗎？到目前為止，我們聽到的答案是“不”。他們對 EMC 發(fā)生的事情并不滿意，但談?wù)撎娲愤€不夠痛苦?！?/p>

與芯片行業(yè)的大部分歷史一樣，擴(kuò)展已被充分理解和證明的東西總是比轉(zhuǎn)移到未經(jīng)嘗試的東西更容易。這發(fā)生在光刻、晶體管結(jié)構(gòu)、材料、各種制造工藝以及 EDA 工具上。這反過來又會影響添加和采用新方法的速度。業(yè)內(nèi)人士仍然提到過去的轉(zhuǎn)變，例如在 130nm 節(jié)點(diǎn)從鋁互連轉(zhuǎn)換為銅互連，或者在 16/14nm 節(jié)點(diǎn)從平面晶體管轉(zhuǎn)換為 finFET。隨著可靠性問題的增加，這些類型的移動尤其困難，而且它們更加耗時和昂貴。

“芯片最后，RDL 優(yōu)先，只有在芯片第一次用盡時才會出現(xiàn)，”Arnold說?！耙虼?，如果quasi-zero die 移位之類的東西在工藝流程中被證明是成功的，它將延遲chip last，因?yàn)檫@些工藝是已知的。因此，如果他們能夠在 RDL 中達(dá)到他們的目標(biāo)尺寸，那么chip first將盡可能地走得更遠(yuǎn)。在那之后，您將看到chip last的出現(xiàn)。chip last僅適用于那些需要嚴(yán)格 RDL 和高密度并且它們不能容忍任何變化的應(yīng)用。

垂直擴(kuò)展也帶來了需要解決的熱挑戰(zhàn)。即使在平面裸片上使用finFET和環(huán)柵 FET（納米片、納米線等）也是如此，在這種情況下，動態(tài)功率密度可能會變得非常成問題，以至于任何時候都只能使用一些晶體管。但隨著芯片堆疊在一起，這些問題更具挑戰(zhàn)性。

Amkor全球測試服務(wù)高級主管 Warren Wartell 說：“有很多隱藏的影響，所以即使你有一個‘經(jīng)過驗(yàn)證的芯片’，你也從來沒有在這個封裝中測試過它?！? “你可能有局部加熱，那個包裝上有不同的壓力梯度，這導(dǎo)致變化的方式與你預(yù)期的不同。因此，您需要擁有“有資格進(jìn)行異構(gòu)集成”的裸片，而這些裸片將成為您制造這些片上系統(tǒng)或系統(tǒng)級封裝類型設(shè)備的標(biāo)準(zhǔn)構(gòu)建塊。您需要在上下文中進(jìn)行測試，并進(jìn)行足夠的測試，以便您真正探索處理器的角落。這不是關(guān)于，'我們有很多，一切都很好。當(dāng)你遇到問題并且你質(zhì)疑它為什么會失敗時。也許是因?yàn)槟銖膩頉]有真正探索過你的流程角落，以至于知道你在那里有一些敏感性。這些可能更難模擬，而且在進(jìn)入大批量生產(chǎn)之前需要做更多的工作?！?/p>

有多種封裝類型可供選擇。過去，封裝僅能保護(hù)電子電路免受損壞。但封裝技術(shù)本身正在變得更加定制化。

ASE營銷和傳播總監(jiān) Evelyn Lu在最近的一篇博客中指出了系統(tǒng)級封裝的各種應(yīng)用即使在幾年前，也會在 PCB 上的一個或多個芯片上完成。但是，在可聽設(shè)備（助聽器、藍(lán)牙耳塞、智能手表和智能眼鏡）等應(yīng)用中，對更小尺寸的需求需要將多個芯片集成在一個非常小的封裝中，并且功耗非常低。她寫道：“例如，可以將 30 多個組件集成到 4 毫米 x 8 毫米或 4.55 毫米 x 9 毫米大小的單個芯片上，從而將產(chǎn)品尺寸和整體重量大大減少 1 克或更多。”

圖 3：助聽器 SiP 和模塊。

資料來源：ASE

可以使用目前正在開發(fā)的行業(yè)標(biāo)準(zhǔn)來表征和連接小芯片，從而進(jìn)一步加快這一進(jìn)程。目標(biāo)是增加設(shè)計的靈活性，縮短上市時間，并顯著減少開發(fā)電子系統(tǒng)所需的 NRE。

“在我職業(yè)生涯的前 20 年，我們主要進(jìn)行單片 SoC 集成，”臺積電業(yè)務(wù)發(fā)展高級副總裁 Kevin Zhang 說?！澳憧梢詫⑺泄δ苷系揭粋€芯片中——CPU、GPU、內(nèi)存控制器。但現(xiàn)在人們意識到已經(jīng)達(dá)到了極限。所以你把它分成幾塊，我們稱之為小芯片。有時您可以選擇針對特定功能優(yōu)化的不同技術(shù)選項(xiàng)。這只是開始。這一切都始于 HPC，因?yàn)檫@是您目前獲得最大收益的地方。但是未來我們會需要體積，而體積通常來自消費(fèi)電子，無論是手機(jī)還是PC。這只是冰山一角，在未來，我們希望越來越多的產(chǎn)品——尤其是主流消費(fèi)產(chǎn)品——能夠從這種新的小芯片集成方案中受益，無論是成本、功耗還是外形尺寸，因?yàn)檫@些產(chǎn)品應(yīng)用程序會轉(zhuǎn)向這種方案。我們會提高音量，但我們還沒有做到?！?/p>

提高小芯片體積的關(guān)鍵要素之一將是互連這些硬核 IP 塊的可預(yù)測方式。為了實(shí)現(xiàn)這一目標(biāo)，業(yè)界正在進(jìn)行多項(xiàng)努力，其中一項(xiàng)來自開放計算項(xiàng)目的ODSA，另一項(xiàng)來自 Universal Chiplet Interconnect Express 小組。世界各地的政府機(jī)構(gòu)也在制定自己的計劃。

未來的挑戰(zhàn)將不是沒有足夠的選擇來推進(jìn)定制和半定制設(shè)計，或者摩爾定律正在失去動力。更大的障礙將是找出對于特定應(yīng)用和終端市場而言，許多可能的選項(xiàng)中哪一個效果最好，或者至少足夠好。

如果以以前的歷史為指導(dǎo)，最終芯片行業(yè)將縮小可能性的數(shù)量，以實(shí)現(xiàn)規(guī)模經(jīng)濟(jì)并縮短上市時間。這是Makimoto 的 Wave的精髓，它在芯片行業(yè)的大部分歷史中都是如此。但還有更多變數(shù)需要消化，更多變數(shù)即將出現(xiàn)，還有一堆以前從未存在過或從未如此嚴(yán)重依賴先進(jìn)半導(dǎo)體技術(shù)的發(fā)展中市場。因此，芯片設(shè)計和制造重新轉(zhuǎn)向商品化可能需要更長的時間。